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職缺名稱公司名稱上班地點工作經驗更新薪資待遇
- 面議（經常性薪資達4萬元或以上） 新竹市東區 4年工作經驗 276天前更新展開
• 帶領與整合類比IP團隊與技術, 開發新的SOC或ASIC產品 • You will work as part of analog project management team and work closely with SoC Integration teams responsible for enabling on-time silicon to meet product schedules. • Multi-task skills will be key to lead several tasks of project at a time. • Track and drive resolution of technical issues between multi-functional teams including Design, Verification, Validation, Process Technology, Packaging, Quality and Reliability, System Hardware and Application. • Convert data into a clear story to communicate to partners and organizations at all levels. • Pull together regular project status presentations for executive leadership review. • Identify risks, develop mitigation strategies and facilitate conflict resolution. • Collaborate with software/hardware teams for silicon validation of analog IPs • Deliver highly focused and detailed issue reporting, bug tracking and communication of risks and status
- 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 276天前更新展開
1. 5G NR/Pre6G 通訊平台開發 (a) 5G gNodeB/UE 測試系統 開發 (b) L1 test mode演算法通訊平台開發 2. 5G NR通訊系統分析 (a) 5G NR實體層規格及流程驗證 (b) 基頻演算法設計驗證及訊號分析 (c) 整體系統效能驗證與流程分析 3. Modem 4/5G system level / physical layer issue analysis (a) Develop and integrate build and auto testing process (b) Collect / analyze system requirement & system design (c) Support urgent system function or performance problem
- 面議（經常性薪資達4萬元或以上） 新竹市東區 4年工作經驗 276天前更新展開
根據不同專案使用的各種CPU架構: 1. 計畫用於system bring-up, DVT, 以及量產所需的function pattern 2. 開發function pattern(程式撰寫與模擬等等) 3. 基於對CPU design的了解以及pattern調整, debug post-silicon問題(DPPM fail or RMA等等)
- 面議（經常性薪資達4萬元或以上） 新竹市東區 8年工作經驗 276天前更新展開
The Modem Technology Architecture team is currently involved in the architecture definition, design and validation of MediaTek’s 5G NR chipsets. In your role as Modem Architect, you will be responsible for the architecture definition of state of the art cellular modems used in User Equipment (UE) devices. You will be comfortable working across HW/SW boundaries and will have experience exploring and quantifying the impact of different architecture decisions on performance, area and power consumption.
- 面議（經常性薪資達4萬元或以上） 新竹市東區 2年工作經驗 276天前更新展開
1. 研究IP開發測試計畫, 環境, 驗證與除錯. 2. IP開發驗證. 3. 研究分析IP比較與效能評比. 4. 制定IP驗證機制與強化重複性測試環境以提供給產品使用. 5. 負責在計畫時程規劃內完成IP驗證與除錯.
- 面議（經常性薪資達4萬元或以上） 台北市內湖區 2年工作經驗 276天前更新展開
1. 訂定DFT plan 及執行 DFT/ATPG相關任務 2. 協助改善ATPG效率 3. 提供量產ATPG pattern 及協助量產階段除錯
- 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 276天前更新展開
1. PMIC/SerDes 電路驗證 2. 類比電路驗證方法流程開發 3. Serdes/類比/RF電路之IR/EM 分析 4. 類比電路 Verilog-A 行為模型開發 5. 晶片-封裝 (WLCSP/CoWoS/3DIC/InFO 3D.)IR/EM 協同分析流程開發 6. 類比/射頻 CPM 模型化
- 面議（經常性薪資達4萬元或以上） 新竹市東區 2年工作經驗 276天前更新展開
1. Build-up methodology for SoC system-level modeling and emulation platform (ex. Zebu, PXP) 2. Analyze GPU benchmarks and critical game applications, identify performance bottlenecks from computing system level and provide HW/SW optimizations 3. Explore the best-fit computing system architecture for next generation IP and SoC
- 面議（經常性薪資達4萬元或以上） 新竹縣竹北市 工作經歷不拘 276天前更新展開
AS deep sub-micron process requires longer research cycle and higher manufacture cost, DV(design verification) has become an inevitable part of design group in Mediatek chip development flow. -SHBG DV is in charge of development and implementation of TV, monitor and smart home product line verification plan. -It included: integrated simulation/verification env development, BUS fabric verification, Serdes IP verification, and architecture explore by ESL. -Need to leverage the latest EDA tool and concept to accomplish the verification plan
- 面議（經常性薪資達4萬元或以上） 台北市內湖區 2年工作經驗 276天前更新展開
職責說明: 1. 提供Whole-Chip Memory(SRAM,TCAM), 的最佳選擇方式(PPA), 根據不同先進製程 2. 內部或外部客戶溝通討論出optimized Memory PPA solution, 相關周邊邏輯電路設計, 以及測試架構(MBIST)與方法. 3. Whole Chip MBIST 架構設計與實現 4. 協助Memory相關的Timing closure以及 IR 改善方案. 5. MBIST 量產測試相關工作, 除錯以及良率提升. 6. 對先進製程Memory特性的深入理解, 提出應用於ethernet, AI, Cloud, 5G Infrastructure 的適合解決方案.
- 面議（經常性薪資達4萬元或以上） 新竹市東區 2年工作經驗 276天前更新展開
1. 系統單晶片DFT架構規劃與設計 2. 負責與客戶討論DFT架構，並開發對應的DFT流程 3. Scan/DFT電路設計timing收斂 4. DRC偵錯與DFT設計模擬 5. 測試涵蓋率的改善 6. ATPG pattern產生，偵錯，與量產管理
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