- 面議（經常性薪資達4萬元或以上） 台中市西屯區 工作經歷不拘 今天剛更新展開
1.維護公司電腦、伺服器、NAS、網路及資訊設備，確保正常運作。 2.協助工務系統日常維運及問題排除。 3.處理員工 IT 需求及設備故障，提供技術支援。 4.執行資料備份及還原測試，確保資料安全。 5.辦理資訊安全管理、事件處理及改善追蹤。 6.負責資訊設備及資產管理，包含建檔、盤點、維護與更新。 7.其他主管交辦事項。
年節獎金員工生日禮金年終獎金三節獎金績效獎金 - 月薪36000元 桃園市龍潭區 工作經歷不拘 今天剛更新展開
1. 設備測試/組裝/故障排除…等，相關產品開發業務執行。 2. 協助處理廠內研發實驗需求事項。 3. 撰寫相關的SOP、技術報告。 4. 規劃專案執行、進度控管、進度回報。 5. 主管交辦事項處理。
年節獎金 - 面議（經常性薪資達4萬元或以上） 台中市大里區 2年工作經驗 今天剛更新展開
1.嵌入式系統硬體電路設計，使用Microchip PIC mcu-base system 2.使用Altium Designer繪製原理圖(schematic)、PCB layout 3.負責元件選型、技術文件研讀 4.產品驗證、測試、功能調試 5.與韌體工程師進行整合與功能除錯 6. BOM表整理
員工生日禮金年終獎金禮品員工團保免費供餐 - 面議（經常性薪資達4萬元或以上） 新竹市東區 6年工作經驗 今天剛更新展開
1. 負責評估套件(EVKs)的規格與電路/PCB佈局設計,讓客戶能充滿信心地評估並採用我們的晶片。 2. 協同參與電源設計,從定義需求到開發並驗證電源電路。 3. 為全球客戶專案提供技術支援,從設計導入(design-in)一路到量產 4. 進行垂直市場調查與競品標竿分析,以協助形塑產品策略,強化市場定位
- 面議（經常性薪資達4萬元或以上） 新竹縣竹北市 2年工作經驗 今天剛更新展開
1. 主要負責Linux及Android嵌入式系統GPU及Graphics相關軟體模組的開發與整合 2. 軟體模組涵蓋Firmware、Driver及Middleware 3. 與跨部門團隊協作，參與軟體設計、實作、問題分析與除錯 4. 持續優化系統效能與穩定性，提升產品競爭力
- 面議（經常性薪資達4萬元或以上） 新竹市東區 2年工作經驗 今天剛更新展開
團隊與定位: RF System Verification 工具鏈工程師 — 負責 5G / NTN / 6G 自動化驗證工具鏈開發，涵蓋測試自動化、系統分析與 Web 數據可視化，支撐各射頻（RF）團隊驗證需求。迎接 NTN 落地與 6G 佈局，尋找對通訊工具開發充滿熱忱的工程師加入。 工作內容: 1. 開發並維護自動化驗證工具鏈（含測試流程自動排程、報告產出） 2. 設計與實作 Server 端服務、Web 數據檢索與可視化系統 3. 基於射頻團隊需求，定制開發分析與診斷工具 4. 開發高階儀器控制與待測物（DUT）端控制邏輯 5. 參與 AI Agent 導入工作流之工程實作（測試決策、日誌分析、需求追蹤等）
- 面議（經常性薪資達4萬元或以上） 新竹市東區 2年工作經驗 今天剛更新展開
1. 射頻IC電路驗證與測試相關PCB設計驗證 2. 射頻IC系統的驗算法的整合與表現驗證 3. 自動化流程規劃與相關程式設計(Matlab, python, labview) 4. AI 輔助量測流程優化
- 面議（經常性薪資達4萬元或以上） 新竹市東區 2年工作經驗 今天剛更新展開
射頻系統應用工程師 (RF System Application Engineer - Mobile ) -架構設計與驗證：負責手機 Mobile射頻系統（RFFE）設計、阻抗匹配與 3GPP 規範驗證。 -Layout 與系統除錯：主導 RF Layout 審查，負責系統級 De-sense、EMI/RFI 排查與效能調校。 -校準與自動化：制定量產射頻校準流程，開發 自動化測試腳本。 -客戶支援：協助客戶 Design-in 與量產問題排除。
- 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 今天剛更新展開
1. RF IC circuit block verification and debug. 2. RF sub system verification and debug. 3. RF EVB design 4. RF ATE development. 5. RF calibration algorithm verification. 6. MP/FT support. 7. RMA support.
- 面議（經常性薪資達4萬元或以上） 新竹市東區 8年工作經驗 今天剛更新展開
在手機SoC平台上，帶領同仁分析及優化遊戲效能，開發優化技術，達到專案目標。 主要工作內容： • 帶領同仁，從遊戲行為分析遊戲性能瓶頸及功耗組成，並透過優化平台軟體調控技術，達到提升Mediatek平台的遊戲體驗的目標 • 帶領同仁，與遊戲工作室合作，透過遊戲行為分析，建議工作室遊戲體驗優化方法 • 帶領同仁，透過軟體調教，達成 Mediatek 及客戶專案遊戲性能功耗的產品目標 具備以下相關工作經驗尤佳： 1. 嵌入式系統的效能、功耗或Thermal溫控分析優化 2. 手機遊戲性能功耗優化或遊戲引擎技術開發優化
- 面議（經常性薪資達4萬元或以上） 新竹市東區 4年工作經驗 今天剛更新展開
負責客戶專案的管理追蹤與規劃, 協助客戶專案完成產品入庫, 負責與運營商, 局端設備商, 儀表商, 認證實驗室合作 MD 有關的商務與專案進行, 制定客戶專案支持的技術品質規範, 追管 5G ThinMD 營銷推廣有關的問題與效能改進, 開發以上業務相關的支援工具與驗證工具
- 面議（經常性薪資達4萬元或以上） 新竹市東區 2年工作經驗 今天剛更新展開
1.支援RD環境推動 AI for Infra，將 AI 導入Data Transfer Platform監控、診斷及維運流程自動化，提升服務可靠度與營運效率。 2.開發、維護 AI 驅動的跨 Domain 資料檢核服務，以可靠資料交換支援全球業務成長。 3.優化既有資料傳輸方案的效能、穩定性、安全性及可擴充性，支援全球資料傳輸需求。
- 面議（經常性薪資達4萬元或以上） 新竹市東區 7年工作經驗 今天剛更新展開
Role Overview We are seeking two Senior Design Verification Engineers to architect and execute comprehensive verification strategies for our next-generation high-performance SoCs. In this role, you will take technical ownership of IP-level and subsystem-level verification for mission-critical high-speed serial protocols, specifically PCIe and USB. Beyond standard UVM and constrained-random methodologies, you will be a catalyst for modernizing our verification flow—integrating AI/LLM-assisted workflows to accelerate test writing, assertion generation, log triage, and coverage closure. Key Responsibilities 1.Testbench Architecture & Test Planning a. Define, author, and review detailed Verification Plans (vPlans) from architectural and micro-architectural specifications through tape-out sign-off. b. Architect, build, and maintain modular, scalable, and reusable UVM-based testbenches from scratch, including custom drivers, monitors, scoreboards, predictors, and reference models. c. Drive constrained-random test generation, SystemVerilog Assertions (SVA), and functional coverage metrics to achieve 100％ coverage sign-off. 2.High-Speed Subsystem & Protocol Verification a. Lead IP- and subsystem-level verification for PCIe (Gen 4/5/6) and USB (USB 3.2 / USB4 / Type-C) controllers and PHY interfaces (PIPE/UTMI). b. Verify complex protocol dynamics, including: i. Link Training and Status State Machine (LTSSM) transitions and recovery loops. ii. Low-power states (ASPM L0s, L1, L1.1/L1.2, USB U1/U2/U3) and power management handshakes. iii. Equalization, credit flow control, split transactions, packet ordering, and error injection/recovery flows. iv. Integrate and debug industry-standard Verification IPs (VIPs) from leading vendors (Synopsys, Cadence, Avery/Siemens). 3.Automation, Tooling & Infrastructure a. Build scripts for regression health monitoring, automated failure extraction, seed sweeping, and automated coverage report merging. b. Collaborate closely with Design, Emulation, Firmware, and Post-Silicon Validation teams to debug complex system-level failures. 4.AI & LLM-Augmented Verification Workflows a. Actively deploy and refine LLM-assisted techniques to accelerate the DV lifecycle: b. Leverage AI tools to generate boilerplate UVM components, corner-case test vectors, and SVA properties from design specs. c. Implement automated triage agents using LLMs to ingest simulation log files, pinpoint root-cause failure signatures, and summarize crash states. d. Optimize prompt engineering and programmatic interfaces (APIs, CLI scripts) to build reproducible team-wide verification copilots.
- 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 今天剛更新展開
我們正在招募數位 IC 設計工程師，參與新世代 GPU IP 的硬體設計與開發。此職位將負責 GPU 核心模組的微架構設計、RTL 實作、功能驗證支援與效能最佳化，並參與從架構定義、設計實作到晶片整合的完整開發流程。 主要工作內容包括： 負責 GPU 相關硬體模組之 microarchitecture 設計、RTL coding、功能整合與設計最佳化。 依據 GPU architecture/specification，進行硬體設計與 implementation，並兼顧 Performance、Power、Area (PPA) 等設計目標。 進行設計分析、debug、效能瓶頸分析，以及相關硬體問題之 root cause analysis。 與 DV 團隊密切合作，進行 verification plan、功能驗證、coverage closure 以及 design issue debug。 與 GPU Architect / Performance Model 團隊合作，評估架構方案、分析 workload behavior，並進行 microarchitecture 與 performance optimization。 與 Compiler 團隊合作，理解 shader/compiler workload 特性，協助改善 GPU hardware utilization 與 performance。 與 Driver 團隊合作，定義硬體與軟體介面、進行 system-level debug，並確保 GPU IP 能順利整合至 SoC platform。 參與 design review、architecture discussion、performance analysis 及跨團隊技術討論。 支援 synthesis、timing、power、DFT 及 physical design 等後端流程，協助設計達成 tape-out requirement。
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