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職缺名稱公司名稱上班地點工作經驗更新薪資待遇
- 面議（經常性薪資達4萬元或以上） 台北市內湖區 2年工作經驗 147天前更新展開
1. 訂定DFT plan 及執行 DFT/ATPG相關任務 2. 協助改善ATPG效率 3. 提供量產ATPG pattern 及協助量產階段除錯
- 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 147天前更新展開
1. PMIC/SerDes 電路驗證 2. 類比電路驗證方法流程開發 3. Serdes/類比/RF電路之IR/EM 分析 4. 類比電路 Verilog-A 行為模型開發 5. 晶片-封裝 (WLCSP/CoWoS/3DIC/InFO 3D.)IR/EM 協同分析流程開發 6. 類比/射頻 CPM 模型化
- 面議（經常性薪資達4萬元或以上） 新竹市東區 2年工作經驗 147天前更新展開
1. Build-up methodology for SoC system-level modeling and emulation platform (ex. Zebu, PXP) 2. Analyze GPU benchmarks and critical game applications, identify performance bottlenecks from computing system level and provide HW/SW optimizations 3. Explore the best-fit computing system architecture for next generation IP and SoC
- 面議（經常性薪資達4萬元或以上） 新竹縣竹北市 工作經歷不拘 147天前更新展開
AS deep sub-micron process requires longer research cycle and higher manufacture cost, DV(design verification) has become an inevitable part of design group in Mediatek chip development flow. -SHBG DV is in charge of development and implementation of TV, monitor and smart home product line verification plan. -It included: integrated simulation/verification env development, BUS fabric verification, Serdes IP verification, and architecture explore by ESL. -Need to leverage the latest EDA tool and concept to accomplish the verification plan
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職責說明: 1. 提供Whole-Chip Memory(SRAM,TCAM), 的最佳選擇方式(PPA), 根據不同先進製程 2. 內部或外部客戶溝通討論出optimized Memory PPA solution, 相關周邊邏輯電路設計, 以及測試架構(MBIST)與方法. 3. Whole Chip MBIST 架構設計與實現 4. 協助Memory相關的Timing closure以及 IR 改善方案. 5. MBIST 量產測試相關工作, 除錯以及良率提升. 6. 對先進製程Memory特性的深入理解, 提出應用於ethernet, AI, Cloud, 5G Infrastructure 的適合解決方案.
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1. 系統單晶片DFT架構規劃與設計 2. 負責與客戶討論DFT架構，並開發對應的DFT流程 3. Scan/DFT電路設計timing收斂 4. DRC偵錯與DFT設計模擬 5. 測試涵蓋率的改善 6. ATPG pattern產生，偵錯，與量產管理
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1. 資深SI/PI工程師 2. 晶片開發, PDN/IR分析 3. DDR 介面SI/PI設計 4. 高速Serdes 介面SI/PI設計 5. 客戶技術支持
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1) Manage and develop in-house design automation programs 2) Analyze and summarize memory usage profiling 3) Benchmark 3rd party memory IP 4) Co-work with circuit designer for memory compiler development 5) Other technical task assigned from manager
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This position will be involved in the design methodology development with Foundry and EDA in leading-edge process node: 1. Will work extensively with micro-architects to make best-in-class performance/power/area 2. Will drive RTL-to-GDS flow through synthesis and place-and-route to achieve competitive targets for performance/power/area 3. Will work with multi-functional engineering team to implement and validate physical design on the aspects of timing, power, area, reliability, and test-ability
- 面議（經常性薪資達4萬元或以上） 新竹市東區 4年工作經驗 147天前更新展開
1. 作為專案執行面主要負責人，協調專案團隊，組織專案計畫，追蹤、管控專案執行進度品質，建立時間軸確保專案井然有序，並確實達成既定目標。 2. 專案風險控管的主要負責人，協調團隊設計並落實變風險處理計畫。 4. 管控專案資源。 5. 與計劃管理團隊合作，持續優化管理機制。
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1. Work on 7nm~3nm design implementation, methodology, and sign-off 2. Perform synthesis, DFT, floorplan, clock planning, place and route, timing closure, ECO, IR signoff, and physical verification 3. Manage schedule, resolve design and flow issues, drive methodologies and execution
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1. 先進 5G 智慧型手機 SoC 設計整合 2. 先進製程 IC 設計實現與技術開發 3. 關鍵 IP Modem, DRAMC, ISP RTL-2-GDS technology development
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