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1. AI處理器和相對應周邊IP/系統驗證環境開發 2. 從IP到系統的功能驗證和自動化環境 3. 開發低耗電和效能的測試 4. post-sillicon除錯 5. emulator 環境建立
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1.APR physical design, including floorplan, power plan, physical synthesis, clock tree, routing, DRC/LVS to tapeout 2.APR physical design methodology/flow development & automation
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1. 運算架構開發研究與競爭分析 2. 系統單晶片的軟硬體行為之 效能/功耗 分析與最佳化 3. CPU/GPU/NPU系統模型設計與開發
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1.熟悉計算機架構與作業系統，具備Linux/Android系統相關知識者尤佳。 2.熟悉Python、C/C++。 3.具備系統效能分析或低功耗系統開發經驗者佳。 4.喜愛電腦/手機遊戲，對於遊玩體驗最佳化有高度興趣，樂於接受挑戰，具備自我驅動力及責任感，並勇於學習不同領域的知識。 5.具備良好的溝通技巧，能夠清晰地表達技術概念和設計方案，並能在各團隊間有效合作。
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1. 優化相機、影音播放與編輯等多媒體架構，最大化系統效能與使用者體驗。 2. 分析 SoC 效能瓶頸並執行系統調優，提出軟硬體架構優化策略。 3. 建立 SoC 異質運算（CPU/GPU/ISP/NPU）系統模型，探索並驗證最佳化方案。 4. 提供效能分析報告，向決策團隊提出技術發展與架構演進方向。
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1. 針對各類 benchmark 進行分析，辨識性能瓶頸、功耗瓶頸，並評估熱管理機制之影響。 2. 建置並實作 benchmark 之系統模型，以評估 SoC 最佳化之可行性與潛在效益。 3. 持續追蹤不同平台 benchmark 之最新進展，聚焦於系統層級之改善方向與策略。 4. 彙整分析與建模結果，提出具可落地性之系統/SoC 最佳化建議，並與跨部門團隊協作推進改善與成效驗證。
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1. CPU system design and performance analysis 2. System bus architecture and integration 3. IP and system verification
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【職務定位】 負責公司 IT 基礎架構與伺服器的穩定運行，是公司的系統守門員。 【工作內容】 1. 虛擬化平台維運： 負責 VMware 虛擬化環境（vSphere、ESXi、vCenter）的建置、資源配置與日常管理。 2. 高可用性與災備： 設定與維護叢集的高可用性（HA）與資源動態分配（DRS），並定期執行系統備份與還原演練。 3. 伺服器管理： 負責 Windows Server 與 Linux 系統的安裝、權限設定、安全性更新與日常效能監控。 4. 系統檢修與排障： 處理伺服器與作業系統的異常狀況（Troubleshooting），確保各項服務 24 小時穩定運作。 【條件要求】 * 必備： 具備 Windows 與 Linux 伺服器實際管理與檢修經驗。 * 必備： 熟悉 VMware 虛擬化技術，能獨立操作 vCenter 及設定 HA/DRS。 * 加分： 具備基礎網路概念（Switch、Firewall 設定）與儲存設備（NAS/SAN）管理經驗。 * 特質： 具備強烈的責任感，面對系統異常能冷靜排障。
產假年節獎金年終獎金三節獎金激勵獎金 - 面議（經常性薪資達4萬元或以上） 新竹縣竹北市 工作經歷不拘 30天前更新展開
此職缺需要對於高速介面通訊(Serdes)的相關領域有興趣或經驗的軟體/韌體開發專長. 工作內容需要負責: 1)設計及開發IP drvier/軟體系統架構 2)在FPGA/emulator/Virtual platform/real chip 等環境執行Hardware IP驗證/設計Test bench 3)SW/HW IP的configuration效能最佳化. 4)AI 輔助的設計流程開發.(Software/test bench/tool 層面) 5)開發可使用在IP上的相關之tool, 如自動測試, debug/效能分析等程式.
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1. 開發高速介面IP與子系統, 包含PCIe/USB/MIPI/DisplayPort/HDMI/CSI 等等 2. 開發Security, Fusa 等功能於PCIe/USB/MIPI/DisplayPort/HDMI/CSI 等等IP系統
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軟體：HSI（USB、PCIE、MIPI、UFS、DP、HDMI等）系統軟體（Driver／FW）－設計與驗證 硬體：HSI（USB、PCIE、MIPI、UFS、DP、HDMI等）系統硬體（PCB／PHY）－設計、驗證及PPA分析
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1. ARM CPU subsystem platform design & integration 2. CPU post-silicon issue resolving
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