面議（經常性薪資達4萬元或以上） 台南市新市區 工作經歷不拘 今天剛更新
(1) 碩士以上電機、資訊相關科系畢業。
(2) 熟悉 Verilog RTL、Synthesis、Simulation、Timing Analysis 等相關 IC Design Flow。
(3) 熟悉 Design for Testability 技術，包含 Scan / ATPG、Delay Test、Memory BIST、Boundary Scan、Diagnosis 等。
(4) 有 DFT Tools (如 DFT Compiler、TetraMAX、BSD Compiler、FastScan、TestKompress、MBISTArchitect) 使用經驗者佳。
(5) 積極負責、勇於迎接挑戰，對於 Nanometer / SoC DFT Implementation、開發及推廣設計流程有興趣者。
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