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振生半導體股份有限公司 (Jmem tek) 專注於半導體相關矽智財,提供設計服務與硬體資安專利,保護硬體資訊安全。如果您希望參與一個充滿潛力和創造力的環境,歡迎您加入我們的團隊。
工作內容:
• IP介面控制和時序處理。
• 晶片上層連線和系統整合。
• 使用 Verilog 設計和功能模擬。
• 使用 FPGA 進行功能驗證。
• 晶片合成並完成 DFT,multi-clock 和 timing 等設計。
• 與後段整合合作,完成晶片驗證並T/O。
您需要具備的條件:
• 碩士畢業,也歡迎新人。
• 熟悉 ASIC 設計和開發流程。
• 熟悉 Verilog、Synthesis、formal、STA、FPGA 驗證等流程。
• 熟悉上層整合和 IP 介面。
• 具有 T/O 量產經驗者佳。
• 具有 low power 和 UPF 設計經驗者佳。
• 具有 MCU 開發經驗者佳。
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