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職缺名稱公司名稱上班地點工作經驗更新薪資待遇
- 面議（經常性薪資達4萬元或以上） 台南市新市區 4年工作經驗 2天前更新展開
工作項目： 1. 開發維護 in-house VIP 2. 支援產品線 IC 驗證計劃 工作地點：台南科學園區 應徵條件： 1. 大學、碩士以上；電機、電機與控制、資訊科學、自動控制、通訊工程、電信、資訊工程、電子、動力機械相關科系畢業為主。 2. 熟悉 SystemVerilog 驗證語言和 perl 相關 scripts。 3. 熟悉 UVM 或 VMM methodology 。 4. 熟悉 PCIE/USB/SATA 等 protocol 。 5. 具4年以上 IC 驗證相關經驗。 6. 有 VIP 開發經驗者尤佳。
員工在職教育訓練社團補助生育補助產假產檢假 - 面議（經常性薪資達4萬元或以上） 新竹市東區 5年工作經驗 2天前更新展開
工作項目： 1. Lead and manage all Realtek‘s commercial activities including engaging in various stages of the sales cycle, setting up account strategy, executing the account plan, developing multi-level customer relationship across functions of product planning, procurement and senior management, to meet or exceed annual and quarterly revenue and design targets, along with business objectives. 2. Identify the key solution and product requirement from project development and design win perspective and promote Realtek‘s solution advantage. 3. Clearly articulate customer needs, along with industry trends to sales management and Realtek product lines. 4. Understand the competitive landscape, obtain feedback and work with PMs/engineering teams to provide our offerings to customers. 5. Focus customers from various market segments: IOT, Distributor&Sales Representative, Automotive, Home Networking. 6. Legal Agreement Handling such as NDA, Purchasing Agreement and MOU. 應徵條件： 1. BS in engineering or business required, advanced degree (i.e.) MBA/MS desired. 2. 5-10 years of strategic account(OEM/ODM/Telco/MSO) sales experience in semiconductor or RF/networking/carrier industry, specifically managing foreign accounts. 3. Must be fluent in written and spoken English & Chinese. 4. Multi-cultural experience is desirable. 5. Must demonstrate ability to address multiple product lines and product segments. 6. Experience and knowledge of key account inner organization to work with the influencers, blockers, and decision makers. 7. Ability to present a compelling business case to internal and external. 8. Great Interpersonal Skill and Ability to work cross departments and product groups.
員工在職教育訓練社團補助生育補助產假產檢假 - 面議（經常性薪資達4萬元或以上） 新竹市東區 5年工作經驗 2天前更新展開
工作項目： 1. Maintain並開發 USB3、USB4與 PCIe之 DPHY/MAC相關 design. 2. 整合 USB3、USB4、PCIe等 SerDes PHY與 MAC. 應徵條件： 1. 熟悉 USB3.2、PCIe、PIPE4/5等 Spec. 2. 具 USB3.2 or PCIe Gen3/Gen4 DPHY/MAC設計經驗。 3. 具 USB3.2 or PCIe Gen3/Gen4等 PHY IP整合經驗。 4. 具備 SoC晶片整合能力。
員工在職教育訓練社團補助生育補助產假產檢假 - 面議（經常性薪資達4萬元或以上） 新竹市東區 5年工作經驗 2天前更新展開
工作項目： Maintain並開發 SD Card相關 IP design. 應徵條件： 1. 熟悉 SD Card、UHS1、UHS2相關 Spec. 2. 具 SD Card UHS1與 UHS2 IP設計開發經驗。 3. 具 UHS2 PHY/MAC或 USB3/PCIe PHY/MAC之IP整合經驗。 4. 具備 SoC晶片整合能力。
員工在職教育訓練社團補助生育補助產假產檢假 - 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 2天前更新展開
工作項目： 1. Finding solutions for creative applications. 2. RTL coding for function implementation, including simulation. 3. Discuss function spec with system designer 4. Architecture planning for circuit design. 5. Completing front-end design flows, such as synthesis, linting, asynchronous checking, STA and so on. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程等相關科系畢業為主。 2. 經驗不拘，具二年以上相關工作經驗者尤佳。 3. 對所有視覺相關產品有熱情、有想法。 4. 熟悉以下 HDL/Tool(愈多項或單項愈熟尤佳)： verilog, verdi, LEC, linting, perl, synthesis, static timing analysis, Clock tree architecture. 5. 對以下領域有了解更佳(不必全部)： 5.1 Video codec(AVS3, AV2, VP9, HEVC, H.264, and etc.) 5.2 High speed interface, such as HDMI, DDR, USB, and so on. 5.3 Image/Video processing. 5.4 CPU, GPU, and NPU.
員工在職教育訓練社團補助生育補助產假產檢假 - 面議（經常性薪資達4萬元或以上） 新竹市東區 6年工作經驗 2天前更新展開
工作項目： 1. SOC integrator! A challenging job for integrating the designs from over 100 digital designers and tens of analog designers. A challenging job of using deep submicron process. 2. Building & Improving the standard environment for digital designers to run front-end flow, such as synthesis, STA analysis, linting, and so on. 3. Cooperating with APR designers for backend timing closure. 4. Block / Whole-Chip CTS (Clock-tree Synthesis) analysis and improvement. 應徵條件： 1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程等相關科系畢業為主。 2. 熟悉 verilog, verdi, STA, synthesis. 3. 具 CTS(Clock tree synthesis) Design/Debug經驗者尤佳。 4. 會寫 script如 perl者更佳。 5. 具六年以上相關工作經驗。
員工在職教育訓練社團補助生育補助產假產檢假 - 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 2天前更新展開
工作項目： 1. 開發FTL與客戶客製化需求。 2. 支援新NAND開發。 3. 支援客戶量產問題。 應徵條件： 1. 碩士以上; 電機工程、電子工程、資訊工程相關科系畢業為主。
員工在職教育訓練社團補助生育補助產假產檢假 - 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 2天前更新展開
工作項目： SOC/IP(DDR/eMMC/SD card/Nand)驗證. 應徵條件： 1. 學士以上; 電機工程、電信工程、電子工程相關科系畢業為主。 2. 具 SOC/IP(DDR/eMMC/SD card/Nand)驗證相關經驗者為佳。
員工在職教育訓練社團補助生育補助產假產檢假 - 面議（經常性薪資達4萬元或以上） 新竹市東區 2年工作經驗 2天前更新展開
工作項目： 1. 了解並學習NAND Flash最新技術演進。 2. 負責設計NAND Flash的測試項目及撰寫報告。 3. 負責NAND Flash的品質分析、數據統計分析及應用。 4. 與ECC及韌體工程師合作解決系穩定性問題。 5. 負責協助SoC系統驗證。 6. 負責SSD系統錯誤處理機制的演算法流程設計。 7. 參與巨量資料處理及機器學習應用開發。 應徵條件： 1. 有C/C++、Python、Matlab開發經驗。 2. 有系統晶片軟韌體開發及驗證經驗為佳。 3. 有NAND Flash操作及分析經驗為佳。 4. 有訊號處理、機器學習及資料科學背景為佳。
員工在職教育訓練社團補助生育補助產假產檢假 - 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 2天前更新展開
工作項目： 1. High-Performance CPU/GPU Timing & Power Integrity Signoff 2. High-Performance CPU/GPU Post-Silicon Validation & Debug, Sim-to-Silicon Correlation 3. 協同開發 CPU/GPU Advanced DFT, On-Chip PVT Sensor, Performance Improvement & Power Management 等先進技術 4. 支援產品 SoC Projects，協同執行 High-Performance CPU/GPU 專案開發，導入先進 IP 及技術 應徵條件： 1. 碩士以上；電機、資工、電子相關科系畢業為主。 2. 熟悉 SoC Integration & Design Flow、Frontend/Backend/DFT/Timing/IR Drop/Power Analysis EDA Tools。 3. 有 ARM Cortex-A CPU/Subsystem Design/Integration/PPA Optimization/Sign-off 經驗尤佳。 4. 有 Chip-Level, Package & PCB Power Integrity Optimization 經驗尤佳。 5. 有On-Chip PVT Sensor 開發經驗尤佳。 6. 有Post-Silicon Validation, Debug 及 RMA 分析經驗尤佳。 7. 積極負責、溝通協調能力強、勇於迎接挑戰，對於 High-Performance CPU/GPU Technology 有興趣者。
員工在職教育訓練社團補助生育補助產假產檢假 - 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 2天前更新展開
工作項目： 1. CPU & GPU Backend Implementation (APR) 2. CPU/GPU Backend Flow Development, Enhancement & Automation 3. Advanced CPU/GPU Technology Development: High-performance, Low Power, and PPA Optimization 應徵條件： 1. 碩士以上；電機、資工、電子相關科系畢業為主。 2. 熟悉 APR Tools (Innovus、ICC2、Fusion Compiler…)，有Synthesis、STA/IR Analysis、Physical Verification等相關經驗者佳。 3. 具備程式設計能力，熟悉 TCL/Perl/C++/Python。 4. 有 High Performance CPU/GPU APR經驗尤佳。 5. 個性積極負責、勇於迎接新挑戰，對於 High-Performance CPU/GPU Technology 有興趣者。
員工在職教育訓練社團補助生育補助產假產檢假 - 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 2天前更新展開
工作項目： 1. PD controller、Hub的 Firmware 或 Driver 開發 2. FPGA 與 ASIC 系統驗證 應徵條件： 1. 學士以上;電機工程、電控工程、電子工程、資訊工程、自動控制相關科系畢業為主 2. 具2年以上 (1)熟 C 語言與微處理機架構 (2)有 Driver 開發或 MCU firmware 開發經驗尤佳相關經驗者為佳
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工作項目： 1.High-Performance CPU & GPU & Armv9 & Server-class Compute SubSystem (CSS) Frontend Implementation (including STD cells/SRAM analysis & selection, DFT insertion, Synthesis, low power cells insertion & verification) 2.Advanced ASIC Implementation Flow Development & Automation: High-performance, Low Power, and PPA (Performance, Power, Area) Optimization 3.Physical Synthesis and Collaboration with P&R in Timing/Congestion Analysis and PPA Optimization 4.Perform Power Replay and Power Analysis 5.Perform Pre-layout/Post-layout Quality Checks (including LEC, CLP, ATPG, GCA, PPA quality) 應徵條件： 1.碩士以上；電機、電機與控制、資訊工程、電子相關科系畢業為主。 2.熟悉 Frontend EDA Tools、Synthesis、Timing Analysis、Low Power Implementation Flow & PPA (Performance, Power, Area) Optimization。 3.有開發Automation Flow的經驗，熟悉 TCL/Perl/Python。 4.英文能力良好，聽說讀寫精通。 5.有 CPU、GPU、Multi-Core Processor、Compute SubSystem Implementation 經驗尤佳，例如 Synthesis/Floorplan/CLP/DFT等。 6.積極負責、勇於迎接挑戰，對於 High-Performance CPU/GPU/CSS、Advanced PPA Optimization、Energy Efficiency Technology 有興趣者。
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應徵條件： 1. 碩士以上；電機、電機與控制、資訊工程、電子相關科系畢業為主。 2. 熟悉 Verilog RTL Design、SoC Integration & Design Flow、Frontend EDA Tools、Synthesis & STA Methodology、Low Power Design & Verification。 3. 具備 IP Integration、Hierarchical Implementation、Verification 能力；熟悉 TCL/Perl/C++/Python。 4. 英文能力良好，聽說讀寫精通。 5. 有 CPU、GPU、Multi-Core Processor Development 經驗尤佳，例如 Design/Integration/Synthesis/DFT/Timing Closure/Sign-off/Production 等。 6. 積極負責、勇於迎接挑戰，對於 High-Performance CPU/GPU、Advanced PPA Optimization、Energy Efficiency Technology 有興趣者。 工作項目： 1. High-Performance CPU & GPU Frontend Implementation 2. Advanced CPU Technology Development: High-performance, Ultra-low Power, and PPA Optimization 3. Processor Frontend Development Flow Enhancement & Automation 應徵條件： 1. 碩士以上；電機、電機與控制、資訊工程、電子相關科系畢業為主。 2. 熟悉 Verilog RTL Design、SoC Integration & Design Flow、Frontend EDA Tools、Synthesis & STA Methodology、Low Power Design & Verification。 3. 具備 IP Integration、Hierarchical Implementation、Verification 能力；熟悉 TCL/Perl/C++/Python。 4. 英文能力良好，聽說讀寫精通。 5. 有 CPU、GPU、Multi-Core Processor Development 經驗尤佳，例如 Design/Integration/Synthesis/DFT/Timing Closure/Sign-off/Production 等。 6. 積極負責、勇於迎接挑戰，對於 High-Performance CPU/GPU、Advanced PPA Optimization、Energy Efficiency Technology 有興趣者。
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