面議(經常性薪資達4萬元或以上) 台北市內湖區 2年工作經驗 今天剛更新
1. 優化數位 IC 設計 BE 流程與方法
2. 執行與管理數位 IC 設計 BE 相關任務
(2.a) Physical aware synthesis, DFT-SCAN, DFT-MBIST insertion
(2.b) STA timing analysis 與 fixing
(2.c) Netlist level QC,例如 CLP
3. 與 FE RTL designer 及 PD APR 團隊密切合作,針對 PPA(Performance, Power, Area)進行 design 及 clock structure 的優化
4. 將依應徵者的年資與專業經驗,提供不同的職級
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