- 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 22天前更新展開
1. SOC platform 架構與RTL implementation 2. 負責 IP/子模組之 RTL 整合，組成 SoC (System-on-Chip) 或子系統的頂層設計。 3. 依據設計規格，串接不同來源或平台的 RTL，確保各模組間介面相容與功能正確。 4. 撰寫與維護整合 RTL 的頂層模組、配置腳本及連結測試環境。 5. 針對整合後的設計進行功能模擬、靜態時序分析（STA）、Lint、CDC 及等驗證工作，並協助 debug。 6. 與軟硬體、驗證、後端設計等團隊密切合作，確保整合流程順利與產品交付時程。 7. 編寫設計文件及協助設計交付相關事務。
- 面議（經常性薪資達4萬元或以上） 新竹市東區 4年工作經驗 22天前更新展開
加入 MediaTek「先進製程平台 DFT」團隊，你的工作直接影響 N4/N3/N2 及更先進世代 Cloud ASIC 的可靠度與良率。 - DFT 架構與插入：針對先進節點 SoC 及 chiplet/3D-IC 設計，定義並實作 Scan（full-scan、compressor）、MBIST、BSD/JTAG 架構；使用 Synopsys / Siemens (Tessent) EDA 工具執行端到端插入流程。 - ATPG 與 Advanced Fault Model：開發並優化 stuck-at、transition delay、cell-aware、path-delay 等 fault model 的 ATPG pattern；驅動 fault coverage closure 並交付 DRC-clean pattern。 - 模擬與驗證：透過 gate-level simulation（VCS/Xcelium）驗證 DFT 邏輯正確性；解決 DFT rule violation 與 coverage gap，確保 tapeout 品質。 - 後矽驗證與測試：主導 CP / FT / HTOL / HVS 各階段 DFT 工作，包含 test mode 驗證、scan chain 連通性測試、MBIST 執行與 repair 確認。 - Volume Diagnosis 與 Yield Ramp：運用 scan/MBIST diagnosis 資料分離系統性缺陷，與製程及 FA 團隊協作加速 yield learning 與技術成熟。 - RMA / DPPM 除錯：利用 DFT diagnosis 流程調查 field return，協助降低 DPPM 並防止 escape。 - 產業前沿：持續追蹤 Cloud ASIC chiplet 測試趨勢、ATE 技術進展與 EDA 新功能，主動將新觀念帶入團隊。 職務要求
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Responsible for GPU HW development environment tool/flow maintenance and database (perforce) management. Effectively support DE/DV smooth development.
- 面議（經常性薪資達4萬元或以上） 新竹縣竹北市 工作經歷不拘 22天前更新展開
1. Android平台相關軟體問題，SCM, Code line管理等...主要客戶聯絡窗口。 2. 分析、釐清並解決或轉交客戶回報的系統層級問題。 3. 進行問題根因分析，並提供即時解決方案或替代方案。 4. 與內部工程團隊協作，確保問題有效解決。 5. 進行Android系統的性能分析與優化。 6. 支援Android平台的整合，包括問題排查、除錯與驗證。 7. 撰寫問題分析、解決方案及實踐文件，供內外部參考。 8. 與國內外客戶（包含美國）有效溝通，了解需求並提供技術支持。 9. 參與客戶會議、技術討論及專案檢討等相關活動。
- 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 22天前更新展開
1. 開發 Android smartphone multimedia video system framework, driver and functions 2. 架構設計、分析並優化 Android smartphone multimedia video 效能 3. Video 功能驗證 4. 系統架構設計與問題分析
- 面議（經常性薪資達4萬元或以上） 新竹市東區 2年工作經驗 22天前更新展開
1. Work on AI development for design flow 2. Perform floorplan, clock planning, place and route, timing closure, ECO, IR signoff flow automation
- 面議（經常性薪資達4萬元或以上） 新竹市東區 5年工作經驗 22天前更新展開
We seek a skilled and visionary AI Computing Platform Software Planner to drive innovation and development across our AI platform products. This role requires close collaboration with leading technology partners – Google (Android OS), Microsoft (Windows) - to define, plan, and execute software features that enable advanced AI capabilities in our computing platforms. 1.Software Feature Set Planning & Decision Making 2.Execution Planning 3.Cross-Partner Collaboration 4.Platform Integration & Validation 5.Documentation & Communication
- 面議（經常性薪資達4萬元或以上） 新竹市東區 6年工作經驗 22天前更新展開
We are seeking a knowledgeable and analytical AI Computing Platform Hardware Planner to drive competitive benchmarking across CPUs, GPUs, and NPUs. This role requires deep familiarity with performance metrics—such as perf/W, tokens/sec—and industry standards. You will collaborate closely with QA teams to produce comprehensive insights comparing MediaTek’s computing platforms with leading competitors, including Intel, Qualcomm, and Apple. Key Responsibilities: 1. Competitive Benchmarking 2. Industry Knowledge and Analysis 3. QA Collaboration & Insight Generation 4. Reporting & Communication
- 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 22天前更新展開
1. 5G/6G通訊IP開發. 2. 多模(5G/6G)解調架構開發以及RTL coding/verification/integration.
- 面議（經常性薪資達4萬元或以上） 台北市內湖區 2年工作經驗 22天前更新展開
1. 優化數位 IC 設計流程與方法 (使用 AI) 2. 執行與管理數位 IC 設計 EDA 相關任務 (2.a) Physical aware synthesis, DFT-SCAN, DFT-MBIST insertion (2.b) STA timing analysis 與 fixing (2.c) Netlist level QC，例如 CLP 3. 使用 AI 或 EDA 工具針對 PPA（Performance, Power, Area）進行優化 4. 將依應徵者的年資與專業經驗，提供不同的職級
- 面議（經常性薪資達4萬元或以上） 台北市內湖區 2年工作經驗 22天前更新展開
1. 資料中心AI晶片架構設計與RTL實作 2. 資料中心SoC與AI運算平台設計與驗證 3. 系統匯流排與AI週邊設計 4. SoC系統效能分析
- 面議（經常性薪資達4萬元或以上） 台北市內湖區 4年工作經驗 22天前更新展開
- 針對下一代資料中心產品，推動並導入 SoC 層級的先進功耗優化技術；與 RTL、合成與布局團隊協作，完成低功耗功能的架構規劃與導入。 - 於各設計階段（RTL → 閘級 → 佈局後）進行功耗估算與分析，提出可執行的省電建議與改善方向。 - 與 Tier-1 客戶合作制定功耗規格，並提供下一代產品的功耗估算結果與技術說明。 - 支援樣品回片後的功耗量測比對（silicon correlation）與功耗相關問題除錯（sample back / bring-up）。
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- 透過推動跨部門在技術需求、介面定義與交付項目上的一致性，協調先進封裝解決方案的開發（例如 CoWoS、2.5D/3.5D 整合，以及 Chiplet 架構）。 - 主導 SoC Floorplanning 以最佳化 PPA（功耗、效能與晶片面積），並在時序收斂、繞線壅塞、電源域邊界，以及 PDN／熱設計等考量間取得平衡。 - 與封裝團隊合作制定並優化 Ball/Bump 配置（bump/ball map），以滿足 SI/PI、電流承載能力、可製造性與可靠度等需求。
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