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職缺名稱公司名稱上班地點工作經驗更新薪資待遇
- 面議（經常性薪資達4萬元或以上） 新竹市東區 8年工作經驗 36天前更新展開
1. Expertise in managing critical IP technologies for HPC, such as high-speed interface, SerDes, D2D, 2.5D/3D, HBM, and advanced node process technologies, with a strong understanding of market dynamics 2. Investigate and analyze critical IP technology roadmaps, market trends and critical IP licensors business analysis as a basis to IP sourcing strategy forming 3. Mastering the decision-making groups, processes, key persons and underlying information circulated within major IP licensors, and driving substantial influence on their roadmap planning following corporate strategy 4. Leadership in collaborating with external partners, internal product marketing, internal engineers, business, financial and legal teams to proceed with on-target business negotiation and quality contract process management 1. 精於管理高效能運算（HPC）中的關鍵IP技術 (例如高速介面、SerDes、D2D、2.5D/3D、HBM等技術) 及先進製程相關技術、以及相關產業發展動態。 2. 調查並分析關鍵IP技術藍圖／市場趨勢，以及關鍵IP授權廠商之商務分析，作為制定IP採購策略的依據。 3. 掌握主要IP授權廠商之決策組織、流程、關鍵人員及資訊，配合公司策略，具體引導其相關藍圖規劃 4. 領導外部夥伴、內部產品行銷、內部工程、業務、財務及法務團隊的合作，完成符合技術合作目標之商務談判及合約管理
- 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 36天前更新展開
Multi-RAT (6G/5G/4G/3G/2G) modem development. This is a common job description. You may involve at least one or more topics in the following: (1) architecture planning 1.1 Modem/SoC TOP system architecture 1.2 Modem/SoC CPU system design 1.3 Modem/SoC DSP system design 1.4 Modem/SoC BUS system design (2) digital circuit design and verification 2.1 baseband modules 2.2 digital front-end modules 2.3 RF/mixed-mode digital control modules 2.4 Computer/network system modules 2.5 High speed interface design (3) IP integration 3.1 Clock/reset, test modeand low power mode design 3.2 floorplan and synthesis development (4) Design methodology 4.1 design flow enhancement (low power/verification/etc) 4.2 chip MP quality control flow
- 面議（經常性薪資達4萬元或以上） 新竹市東區 8年工作經驗 36天前更新展開
1. 5G modem 架與數位電路設計 2. CLK, 測試, Reset相關設計與規劃 3. 低功耗設計 4. 系統整合 RTL 到 Gate level, 含STA
- 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 36天前更新展開
Design the 5G and next-generation modem processor with cost effective, high speed, and low power hardware performance. This position will develop the modem processor that optimized for modem system. Co-work closely with software and system architecture colleague to analysis the sweet point of system performance and low power. In this position, you will push the physical performance to next level and co-work with place-and-route (PAR) team resolving the bottleneck of speed and power.
- 面議（經常性薪資達4萬元或以上） 新竹市東區 4年工作經驗 36天前更新展開
1. 與業務使用者進行需求訪談與流程討論 2. IT 相關服務的專案管理 3. 公司商務領域的數位化（應用系統、人工智慧、數據）轉型 1. Engagement and Process Discussion with Business Users. (FIN domain) 2. Project Management on IT Service 3. Digitalization (application, AI, data) Transformation for business domain
- 面議（經常性薪資達4萬元或以上） 新竹市東區 8年工作經驗 36天前更新展開
1. IC封裝/晶圓凸塊技術開發與管理 2. 與封裝廠合作完成規劃之技術開發 3. 先進封裝技術開發,品質驗證與生產良率管理 4. 定期與不定期執行bumping/fan-out/WLCSP廠品質稽核
- 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 36天前更新展開
-規劃並執行高速介面（如 PCIe, USB, DP, UFS, CSI, UCIe）IP PHY 驗證。 -建立並維護測試平台，進行 System 與 Electrical 測試。 -使用 Scope, BERT, LA, Signal Analyzer 等儀器進行 Signal Integrity 與 Compliance Test。 -分析測試結果，協助 DE 及 SW 團隊解決問題。 -設計並開發硬體 PCB 評估板，支援系統驗證。
- 面議（經常性薪資達4萬元或以上） 新竹市東區 工作經歷不拘 36天前更新展開
As deep sub-micron process requires longer research cycle and higher manufacture cost, DV(design verification) has become an inevitable part of design group in Mediatek chip development flow. CDG DV is in charge of development and implementation of smart phone, TV, and ASIC product line verification plan. It included: integrated simulation/verification env development, big data analysis and efficiency improvement, bus fabric / EMI (External memory interface ) / Low power functions verification plan and implementation Need to build up verification plan/bench and continuously improve methodology, and you will understand both detail scenario and global view of cell phone/ASIC operating schemes Need to leverage the latest EDA tool and concept to accomplish the verification plan Work location: Hsinchu/Taipei
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[職缺內容] 1. 生成式 (Gen AI) 應用程式 for Camera Productivity Applica開發 (Win Form, Frontend) 2. 生成式 AI 技術 Survey 與 Landing [團隊簡介] 1.加入多媒體部門 (MM), 會專注核心相機軟體研發, 提供開放軟體架構給予不同產品線使用 2.重視軟體設計思維與軟件工匠團隊文化, 創造 Incredible In, Incredible Out 的相機應用軟件 3.落實 Solid 軟體開發流程,從軟件設計規範, 到執行 Code Review, Documentation 與 Auto Test 4.持續建置 Knowledge Base 與經驗傳承, Open Mind 持續導入創新而能提升生產力的 Methodology & Process 5.重視團隊 Partners 的 Career Path, Soft & Hard Skill Build p, 期待長期合作關係與相互成長 [加分項] 1.有前端 (Frontend) 與後端 (Backend) 的開發與佈署經驗, 不限語言與框架 2.有 Database 的 Scheme 設計與 Database 的使用經驗, 不限使用原生 SQL 或是 ORM (Object Relational Mapping) 3.有使用 RESTful API 進行程序整合的經驗 4.有 H5 與 Java Script 的開發經驗 5.有網路爬蟲 (Web Crawler) 經驗 [人選特質] 1.積極正面的態度: 期待人選能以正面的心態迎接工作中的挑戰, 並從中發掘成長與機會 2.終身學習精神: 在快速變化的科技領域, 持續學習是必要的, 期待人選對於新技術和知識有持續的熱情和追求 3.勇於面對挑戰: 面對困難或新領域時, 人選應具備勇氣和決心, 積極尋找並實施解決方案 4.邏輯思維能力: 清晰的邏輯思維對於軟體開發至關重要, 期待人選能夠系統性地分析問題, 並設計出合理且有效的解決方案 5.深思熟慮: 在決策時, 期待人選能深入考慮各種可能性和後果, 並能夠做出周全的決定, 考量的是整體解, 並非局部解法
- 面議（經常性薪資達4萬元或以上） 新竹市東區 8年工作經驗 36天前更新展開
1. New SBT vendor bring up , New SBT vendor YIP , troubleshooting and Ops 2. 3D, 3.5D & e-IVR Technology Enabling, CPC/CPO technology building block development 3. Common strip format unification management 4. Advanced PCB Ultra-Large size. I.e., CoWoP, DCAI PCB w/ high layer counts (PCB vendor ISU, GCE, UMTC, VGT ) 5. PCB technology development and DRM owner
- 月薪29500~48000元 新竹市東區 工作經歷不拘 36天前更新展開
(請留意：為加快面試安排時間，僅限定投遞5個職缺)我們在找這樣的你：對行動通訊、無線及寛頻連結、家庭娛樂晶片解決方案有濃厚興趣；勇於表達意見，以團隊成功為目標，面對困難不輕易放棄，總是在想更好的做法，擁有創新及不斷學習的精神。聯發科技邀請您，與全球最頂尖的菁英一同合作，彼此激盪最新的創意與解法，共同挑戰每一個不可能。
- 面議（經常性薪資達4萬元或以上） 新竹市東區 8年工作經驗 36天前更新展開
1. SoC IC implementation 規劃設計 2. DFT 規劃設計 以及timing closure signoff 3. 設計方法流程開發及優化 4. 工作地點:新竹/台北
- 面議（經常性薪資達4萬元或以上） 台北市內湖區 2年工作經驗 36天前更新展開
1. 優化數位 IC 設計 BE 流程與方法 2. 執行與管理數位 IC 設計 BE 相關任務 (2.a) Physical aware synthesis, DFT-SCAN, DFT-MBIST insertion (2.b) STA timing analysis 與 fixing (2.c) Netlist level QC，例如 CLP 3. 與 FE RTL designer 及 PD APR 團隊密切合作，針對 PPA（Performance, Power, Area）進行 design 及 clock structure 的優化 4. 將依應徵者的年資與專業經驗，提供不同的職級
- 面議（經常性薪資達4萬元或以上） 新竹市東區 4年工作經驗 36天前更新展開
1. Own the top-level integration of internal and third-party IPs into SOC or FPGA platform. 2. Ensure interface compatibility, clock/reset domain correctness. Resolve integration issues including timing, CDC/RDC, and floorplan. 3. Work closely with architect to define specification, support physical design team through synthesis constraints and integration guidance, partner with firmware and validation teams to ensure smooth bring-up and validation.
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